Устройство для вычисления среднего и удаления элементов на Verilog

Необходимо разработать устройство способное вычислять среднее значения последовательности и обнаруживать элементы, сильно отличающиеся от среднего значения и удалять их.

Устройство должно иметь память размером 128 слов 1 байт каждое. По сигналу LOAD данные загружаются в память. После записи последнего числа необходимо в течении 35 тактов (или менее) рассчитать среднее значение всех слов в памяти. После этого необходимо посчитать за 35 такта (или менее) новое среднее, заменив все значения которые больше или меньше среднего на 12,5% на вычисленное среднее значение последовательности. Вывести значение суммы в выводную шину по сигналу ОЕ

Количество итераций вычисления среднего с последующим уточнением не ограничено, пока присутствуют значения не входящие в заданный интервал относительно среднего значения. Сформировать выходной сигнал сигнализирующий о номере текущей итерации вычисления среднего и количество «замененных» элементов

CLK – тактовая синхронизация

LOAD, LOAD_EXT – сигнал загрузки данных

RESET – сброс накопителя перед накоплением

DIN[0:7] – входные данные

Выходные сигналы:

DOUT[0..7] - выходные данные накопителя

ОЕ – сигнал вывода данных